Software Xilinx

Pembahasan Software Xilinx

1). Pembahasan Xilinx

             

         Xilink (Xilinx Foundation Series) adalah sebuah perangkat lunak atau software yang digunakan untuk merancang atau mendesain suatu rangkaian alat dan mensimulasikan suatu rangkaian digital . dengan menggunakan Xilinx proses perancangan suatu alat atau rancangan digital melalui proses simulasi rangkaian yang telah dirancang untuk melihat apakah rangkaian yang dibuat benar atau salah . dan untuk membuat suatu perancangan dalam Xilinx mempunyai 3 cara yaitu dengan menggunakan state diagram , HDL (Hardware Descrption Language), dan schematic. Dan user bisa menggunakan salah satu cara atau pun ketiga cara tersebut dengan menggabungkannya . dan digunakan untuk merangkai suatu rangkaian digital .

2). Bahasa yang digunakan

Pada Xilinx terdapat 2 bahasa pemograman yang digunakan yaitu :

A. VHDL

B.Verilog

a). VHDL

VHDL atau ( Very high speed integrated Hardware Definition language ) adalah sebuah bahasa pemograman VHSIC ( Very High Speed Integrated Circuit ) yang dikembangkan oleh IEEE ( Institute of Electrical and Elctronic Enginering) . Pada VHDL , konsep serta syntax diperlukan untuk mengerti bagaimana rancangan VHDL sebagai bagian dari pembuatan gerbang dalam rangkaian digital.

            Dalam penulisan kode di VHDL terdapat beberapa teknik dasar, diantaranya , entity, architecture, basic type variables and operator decisions, loops, dll.

VHDL awalnya dikembangkan atas perintah dari AS Departemen Pertahanan dalam rangka untuk mendokumentasikan perilaku ASICS bahwa perusahaan pemasok yang termasuk dalam peralatan. Artinya, VHDL dikembangkan sebagai alternatif untuk besar, manual kompleks yang dikenakan detail implementasi khusus.
Gagasan untuk dapat mensimulasikan dokumentasi ini begitu jelas menarik bahwa simulator logika dikembangkan yang dapat membaca file VHDL. Langkah selanjutnya adalah pengembangansintesis logika alat yang membaca VHDL, dan output definisi pelaksanaan fisik sirkuit. alat sintesis modern dapat mengekstrak RAM , counter , dan blok aritmatika keluar dari kode, dan menerapkannya sesuai dengan apa yang user menentukan. Dengan demikian, kode VHDL yang sama dapat disintesis berbeda untuk daerah terendah, terendah daya konsumsi, clock speed tertinggi, atau persyaratan lainnya.
VHDL banyak meminjam dari bahasa pemrograman di kedua konsep (misalnya, notasi slice untuk bagian pengindeksan sebuah array dimensi satu) dan sintaks . VHDL memiliki konstruksi untuk menangani paralelisme yang melekat dalam desain perangkat keras, tetapi konstruksi (proses) berbeda dalam sintaks dari paralel dengan konstruksi di Ada (tugas). Seperti Ada, VHDL sangat diketikdan tidak sensitif huruf . Ada banyak fitur dari VHDL yang tidak ditemukan di Ada, seperti set diperpanjang operator Boolean termasuk nand dan juga, untuk secara langsung merupakan usaha yang umum di hardware. VHDL juga memungkinkan array untuk diindeks di kedua arah (menaik atau menurun) karena kedua konvensi digunakan dalam perangkat keras, sedangkan Ada (seperti kebanyakan bahasa pemrograman) menyediakan naik pengindeksan saja. Alasan kesamaan antara kedua bahasa adalah bahwa Departemen Pertahanan yang diperlukan sebanyak mungkin sintaks harus didasarkan pada Ada, untuk menghindari re-inventing konsep yang telah diuji secara menyeluruh dalam pengembangan Ada.
Versi awal VHDL, dirancang untuk IEEE standar 1076-1987 , termasuk berbagai jenis data, termasuk numerik ( integer dan real ), logis ( bit dan boolean ), karakter dan waktu , ditambah dengan arraydari disebut bit_vector bit dan karakter disebut string .
Suatu masalah tidak diselesaikan dengan edisi ini, bagaimanapun, adalah "multi-nilai logika", dimana drive's kekuatan sinyal (tidak kuat, lemah atau) dan nilai-nilai yang tidak diketahui juga dipertimbangkan. Ini diperlukan standar IEEE 1164 , yang mendefinisikan nilai logika jenis-9: std_ulogic skalar dan vektor std_ulogic_vector versinya.
Isu kedua IEEE 1076 , pada tahun 1993, membuat sintaks lebih konsisten, memungkinkan fleksibilitas yang lebih dalam penamaan, memperluas character tipe untuk memungkinkan ISO-8859-1 karakter yang dapat dicetak, menambahkan xnor operator, dll
Perubahan kecil dalam standar (2000 dan 2002) menambahkan gagasan jenis dilindungi (mirip dengan konsep kelas di C + +) dan dihapus beberapa pembatasan dari aturan pemetaan pelabuhan.
Selain standar IEEE 1164, standar beberapa anak diperkenalkan untuk memperluas fungsi bahasa. IEEE 1076,2 standar ditambahkan penanganan lebih baik dari tipe data yang nyata dan kompleks.IEEE 1076,3 standar diperkenalkan signed dan unsigned jenis untuk memfasilitasi operasi aritmatika pada vektor. IEEE 1076,1 standar (dikenal sebagai VHDL-AMS ) yang disediakan-sinyal rangkaian desain ekstensi dan campuran analog.
Beberapa standar lain mendukung penggunaan VHDL lebih luas, terutama VITAL (VHDL Inisiatif Menuju Perpustakaan ASIC) dan microwave ekstensi desain sirkuit.
Pada bulan Juni 2006, Komite Teknis VHDL Accellera (dilimpahkan oleh IEEE untuk bekerja pada update berikutnya standar) menyetujui disebut Draft 3.0 dari VHDL-2006. Tetap menjaga kompatibilitas penuh dengan versi yang lebih tua, ini standar yang diusulkan memberikan banyak ekstensi yang membuat tulisan dan mengelola kode VHDL lebih mudah. Perubahan utama meliputi penggabungan standar anak (1164, 1.076,2, 1.076,3) ke standar 1076 utama, satu set diperpanjang operator, sintaks yang lebih fleksibel 'kasus' dan 'menghasilkan' laporan, penggabungan VHPI (interface untuk C / C + + bahasa) dan subset dari PSL ( Properti Spesifikasi Bahasa ). Perubahan ini harus meningkatkan kualitas kode VHDL disintesis, membuat testbenches lebih fleksibel, dan memungkinkan penggunaan lebih luas deskripsi VHDL untuk sistem-tingkat.
Pada bulan Februari 2008, Accellera disetujui VHDL 4.0 juga informal dikenal sebagai VHDL 2008, yang ditujukan lebih dari 90 masalah ditemukan selama masa uji coba untuk versi 3.0 dan ditingkatkan termasuk jenis generik. Pada tahun 2008, Accellera dirilis VHDL 4.0 untuk IEEE untuk pemungutan suara atas penyertaan dalam IEEE 1076-2008. Standar VHDL IEEE 1076-2008 telah disetujui oleh RevCom pada bulan September 2008.

b). Verilog

Verilog HDL merupakan bahasa pemrograman yang digunakan untuk mendesain perangkat-keras atau IC, khususnya sistem digital saja yang akan dibahas disini. Contoh aplikasi yang bisa dibuat dengan bahasa ini yaitu: gerbang-gerbang logika sederhana (AND, OR, NAND, NOT, dll), Flip-flop, Counter, sampai sistem digital yang komplek seperti memori, mikroprosessor, digital signal processing dll. Disini tidak akan dibahas mengenai perangkat-perangkat keras tersebut secara mendetail, silahkan para pembaca mencari buku-buku lain yang membahas ini secara khusus.

Verilog mempunyai kelebihan dibandingkan dengan VHDL (Very High Speed Hardware Description language) yang sudah lebih dahulu munculnya. Diantara kelebihannya adalah:

• Verilog mempunyai kecepatan running lebih cepat dibandingkan VHDL, karena Verilog dibangun dari bahasa C yang merupakan bahasa aras menengah setelah bahasa assembly sedangkan VHDL dibangun menggunakan bahasa PASCAL.
• Verilog mempunyai kode-kode pemrograman yang lebih sederhana dan lebih mudah dipahami dibandingkan VHDL.

Tiada sesuatu didunia ini yang sempurna, ada kelebihan tentunya ada kelemahan. VHDL mempunyai kelebihan dibanding dengan Verilog, dalam hal VHDL mempunyai kemampuan yang lebih untuk merancang sistem digital yang kompleks dan berskala besar.

Untuk lebih memudahkan pemahaman dan dapat memberikan gambaran awal, berikut akan diberikan contoh sederhana untuk perancangan D Flip-flop dengan menggunakan Verilog HDL. Bagi anda yang mempunyai pengalaman dengan C programming, akan sangat membantu anda untuk mempercepat pemahaman

3. GUI

Antarmuka pengguna utama dari ISE adalah Project Navigator, yang meliputi hirarki desain (Sumber), sebuah kode sumber Editor (Workplace), konsol keluaran (Transkrip), dan pohon proses (Proses).

Desain hirarki terdiri dari file desain (modul), yang dependensi ditafsirkan oleh ISE dan ditampilkan sebagai struktur pohon . Untuk single-chip desain mungkin ada satu modul utama, dengan modul lain termasuk oleh modul utama, mirip ke main() subroutine di C ++ program. Desain kendala yang ditentukan dalam modul, yang meliputi konfigurasi pin dan pemetaan.

Hirarki Proses menggambarkan operasi yang ISE akan tampil pada modul yang sedang aktif. hirarki termasuk fungsi kompilasi, fungsi ketergantungan mereka, dan utilitas lainnya Jendela juga menunjukkan masalah atau kesalahan yang muncul dengan fungsi ecah.

Jendela Transkrip memberikan status operasi yang sedang berjalan, dan menginformasikan insinyur pada masalah desain. masalah tersebut dapat disaring untuk menampilkan Peringatan, Kesalahan, atau keduanya.

4. Kelebihan dan kekurangan

Kelebihan :

1.      Dapat digunakan sebagai simulasi dari rangkaian yg ingin dibuat

2.      Sistem pengecakan kesalahan yang mudah dimengerti dan dipahami

3.      Dengan sifat GUI nya mudah digunakan oleh USER

4.      Komponen rangkaian yang ada didalam program tergolong lengkap

Kekurangan :

1.      Untuk user yang menggunakan os windows hanya dapat diinstal pada os yang 32 bit .

2.      Programnya yang sering megalami eror kita dirunning , dan output yang dihasilkan tidak sama dengan cara manual .

3.      Mempunyai bahasa pemograman yang sangat sensitive.